Projekt | ExaVerse

Das Design moderner Chiparchitekturen tendiert zunehmend zu heterogenen Strukturen, bei denen spezialisierte Berechnungen von optimierten Prozessoreinheiten wie speziellen Gleitkommaoperationen oder Matrixberechnungen für KI-Algorithmen ausgeführt werden. Im Projekt ExaVerse wird die Verifikation von derartigen, auf der RISC-V-Architektur basierten Systemen untersucht. Die in den Vorgängerprojekten VerSys und ECXL entwickelten Verifikationsplattform wird von einzelnen CPU-Kernen soll hier auf ein ganzes System mit zusätzlichen Einheiten wie KI-Beschleunigern und GPUs erweitert. Die Verifikationsplattform erlaubt es, das zu entwickelnde System als virtuellen Prototypen zu modellieren, was die Verifikation und Entwicklung von Software erlaubt, ehe die Hardware überhaupt gefertigt wird. Darüber hinaus wird der Verifikationsprozess durch den Einsatz von großen Sprachmodellen (LLMs) effizient unterstützt. Diese haben sich als erfolgreich erwiesen, natürlichsprachige Eingaben in formale Ausdrücke zu übersetzen und umgekehrt. Diese Fähigkeit soll genutzt werden, um Chipdesigner:innen interaktiv zu unterstützen, indem automatisierte Testsuiten und Testdatensätze erstellt, Designs abgewandelt und Fehler in der Hardwarebeschreibungssprache aufgedeckt werden. Die LLM-Unterstützung soll systematisch in das Verifikationsprotokoll eines bestehenden virtuellen Prototyps (VP) für RISC-V-basierte Systeme integriert werden.